Efficient Computer está cumpliendo con su nombre al crear lo que describe como el procesador programable más eficiente energéticamente.
La startup salió de su modo sigiloso en marzo de 2024 con $16m en financiamiento inicial liderado por Eclipse VC, y la afirmación de haber construido una pila tecnológica completamente nueva, desde el compilador hasta el silicio, en un año.
El enfoque de la compañía es crear lo que describe como un diseño de procesador “general, post-von Neumann que es fácil de programar y también extremadamente eficiente energéticamente”.
La estructuración eficiente de la memoria
Brandon Lucia, Fundador y CEO de Efficient Computer dijo: “Las computadoras de hoy son horriblemente ineficientes. El diseño dominante de procesador “von Neumann” desperdicia el 99% de la energía. Esta ineficiencia está, desafortunadamente, integrada profundamente en su diseño. En los procesadores von Neumann, los programas se expresan como una secuencia de instrucciones simples, pero ejecutar programas en una secuencia simple es inaceptablemente lento. Mejorar el rendimiento requiere hardware complejo para encontrar instrucciones que puedan ejecutarse de forma segura en paralelo. Mejorar la eficiencia requiere un replanteamiento fundamental de cómo diseñamos las computadoras.”
Lo que eso significa en la práctica es que en lugar de ejecutar una serie de instrucciones como en los diseños von Neumann, su arquitectura “expresa programas como un ‘circuito’ de instrucciones que muestra qué instrucciones se comunican entre sí”. Este diseño, llamado arquitectura de procesador Fabric, se ha implementado en el SoC de prueba Monza.
Lucia fue recientemente entrevistado por eeNews Europe y explicó con más detalle en qué consiste el enfoque de la compañía. “Lo que es fundamentalmente diferente es que la arquitectura se desarrolló con el compilador y la pila de software al mismo tiempo a partir de investigaciones en Carnegie Mellon y la diseñamos teniendo en mente la generalidad”, dijo. “No necesitamos un flujo de registros y no necesitamos buscar instrucciones en cada ciclo. Un subconjunto de las baldosas también son baldosas de acceso a memoria, esa es una forma eficiente de estructurar la memoria.”
El rendimiento inicial es de 1.3 a 1.5TOPS/W, 500mW a 600mW para el chip, pero eso es solo el comienzo. “Mirando hacia el futuro, tenemos una hoja de ruta para escalar la arquitectura mientras exploramos el espacio de diseño. A principios de 2025 podemos alcanzar 100GOPS a 200MHz y creemos que podemos escalar eso de 10 a 100 veces en rendimiento con la misma eficiencia”, dijo en la entrevista.
